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5 nm 공정

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1. 개요

5 nm 공정은 2010년대 후반에 개발된 반도체 제조 기술로, 트랜지스터의 크기를 5 나노미터 수준으로 줄여 칩의 성능 향상과 전력 소비 감소를 목표로 한다. 이 기술은 극자외선 리소그래피(EUVL)를 활용하여 더 미세한 회로 패턴을 구현하며, 삼성전자, TSMC, 인텔 등 주요 반도체 제조사들이 상용화 경쟁을 벌였다. 5 nm 공정은 핀펫(FinFET)과 게이트 올어라운드 FET(GAAFET) 등의 트랜지스터 구조를 사용하며, 3 nm 공정으로의 발전을 위한 기반이 되었다.

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5 nm 공정
공정 기술 세대
명칭5 나노미터 공정
개요
개발 시기2020년
주요 특징고성능 컴퓨팅
모바일 장치
데이터 인프라
적용 분야CPU
GPU
기술적 특징
트랜지스터 밀도 증가이전 세대 대비 향상
전력 효율 개선이전 세대 대비 향상
수율7nm 공정보다 우수 (TSMC)
명칭의 의미단순한 숫자일 뿐이며, 실제 물리적 크기와 반드시 일치하지 않음
실제 크기실제 게이트 길이는 5nm가 아님
주요 파운드리
제조사TSMC
삼성전자
제품
Marvell데이터 인프라 포트폴리오
미래 전망
차세대 공정2 nm 공정 개발 중
참고
주의 사항나노미터라는 명칭은 더 이상 반도체 발전을 측정하는 데 적합하지 않음

2. 역사

삼성전자는 2018년 4분기부터 5 nm 공정(5LPE) 도구를 고객에게 제공하기 시작했다.[127] 2019년 4월, TSMC는 5 nm 공정(CLN5FF, N5)이 위험 생산을 시작했으며, 잠재 고객에게 전체 칩 설계 사양을 제공한다고 발표했다. N5 공정은 N6 및 N7++에서 최대 4개 레이어만 사용할 수 있는 것에 비해, 최대 14개 레이어에서 EUVL을 사용할 수 있다.[128]

삼성은 금속 및 비아 레이어에서 발생하는 확률적(랜덤) 결함을 자동화된 확인 및 수정을 통해 완화하는 공정 기술을 5 nm 공정에 적용하기 시작하였다.

2019년 10월, TSMC는 애플 A14 프로세서의 5 nm 샘플링을 시작한 것으로 알려졌다.[130] 2019년 12월, TSMC는 다이 크기가 17.92mm2인 5 nm 테스트 칩에 대하여 평균 수율 약 80%, 웨이퍼 당 최대 수율 90% 이상을 기록했다고 발표했다.[131] 2020년 중반, TSMC는 N5 (5 nm) 공정이 7 nm N7 공정보다 1.8배의 밀도를 가지며, 15%의 속도 향상과 30%의 전력 소모 감소를 기록했다고 주장했다. 또한 개선된 하위 버전 (N5P 또는 N4)은 N5보다 5% 더 빠른 속도 또는 10% 더 낮은 전력 소모를 제공한다고 주장했다.[132]

2020년 10월 13일, 애플은 A14를 사용하는 새로운 아이폰 12 라인업을 발표했다. 화웨이는 HiSilicon Kirin 9000을 사용하는 메이트 40 라인업을 발표했으며, A14 및 Kirin 9000은 TSMC의 5 nm 노드에서 최초로 상용화된 기기였다. 2020년 11월 10일, 애플은 애플 M1을 사용하는 3개의 새로운 Mac 모델도 공개했다. Semianalysis에 따르면 A14 프로세서의 트랜지스터 밀도는 mm2 당 1억 3,400만 트랜지스터이다.[133]

2021년 10월, TSMC는 5 nm 공정 제품군의 새로운 제품 N4P를 소개했다. N4P는 N5에 비해 11% 더 높은 성능 (N4보다 6% 더 높음), 22% 더 높은 전력 효율, 6% 더 높은 트랜지스터 밀도, 더 적은 마스크 수를 갖는다. TSMC는 2022년 하반기까지 첫 번째 테이프아웃을 예상했다.[134]

2021년 12월, TSMC는 HPC 애플리케이션용으로 설계된 5 nm 제품군의 새 제품 N4X를 발표했다. 이 공정은 최적화된 트랜지스터 설계 및 구조, 대상 금속층 및 고밀도 MiM 커패시터의 저항 및 커패시턴스 감소 등을 특징으로 한다. 이 공정은 1.2V에서 N5에 비해 최대 15% 더 높은 성능(또는 N4P에 비해 최대 4%)을 제공한다. TSMC는 N4X가 2023년 상반기까지 위험 생산에 들어갈 것으로 예상했다.[135][136][137]

2022년 6월, 인텔은 인텔 4 공정(2021년에 명칭 변경 전 7 nm로 알려짐)에 대한 몇 가지 세부 정보를 발표했다. 인텔 4는 인텔이 EUV를 사용하는 첫 번째 공정이며, 인텔 7(명칭 변경 전 10 nm ESF(Enhanced Super Fin)로 알려짐)보다 트랜지스터 밀도가 2배 더 높다. 또한, 인텔 4는 상호 연결의 가장 미세한 5개 레이어에 코발트 클래드 구리를 사용했고, 인텔 7 대비 동일 전력에서 21.5% 더 높은 성능 또는 동일 주파수에서 40% 더 낮은 전력을 제공한다. 인텔 4를 사용한 인텔의 첫 번째 제품은 메테오 레이크 프로세서이며, 2023년에 출시될 예정이다.[138]

2022년 9월 27일, AMD는 TSMC 5 nm 공정 및 젠 4 마이크로아키텍처를 기반으로 하는 Ryzen 7000 시리즈 중앙 처리 장치를 공식 출시했다.[141] AMD는 또한 TSMC 5 nm 공정을 사용하는 RDNA 3 기반 그래픽 처리 장치인 Radeon 7000 시리즈를 출시했다.[142]

2. 1. 배경

7 nm 및 5 nm 트랜지스터의 게이트 산화막을 통한 양자 터널링 효과는 기존 반도체 공정을 사용하여 관리하기가 점점 더 어려워졌다.[118] 2000년대 초반, 7nm 미만의 단일 트랜지스터 장치가 연구원들에 의해 처음 시연되었다. 2002년에는 IBM 연구팀이 6나노미터 SOI(silicon-on-insulator) MOSFET를 제조했고,[119] 2003년에는 NEC의 일본 연구팀이 최초의 5 nm MOSFET을 제조하였다.[120]

2015년에는 IMEC와 Cadence가 5 nm 테스트 칩을 제작했다.[121][122] 이 칩은 인터커넥트 레이어의 패터닝을 평가하기 위한 것이었다. 같은 해 인텔은 5 nm 노드를 위한 측면 나노와이어(또는 게이트 올어라운드) FET 개념을 기술하였다.[123]

2017년, IBM은 일반적인 FinFET 설계에서 벗어난 GAAFET(gate-all-around configuration)의 실리콘 나노시트를 사용한 5 nm 실리콘 칩을 만들었다고 밝혔다.[124] IBM의 칩은 50mm2이며 mm2 당 6억 개의 트랜지스터를 갖고 있어, 총 300억 개의 트랜지스터를 가지고 있다.[125][126]

5nm 공정은 한때 일부 전문가들 사이에서 무어의 법칙의 종말이라고 여겨졌다.[64] 7nm 이하의 트랜지스터는 게이트 산화물층에서 터널 효과가 발생하기 때문이다.[65]

2. 2. 기술 개발

2000년대 초부터 5nm 이하 트랜지스터 개발이 활발하게 진행되었다.

2003년, NEC의 일본 연구팀은 와카바야시 히토시와 야마가미 시게하루의 주도로 최초의 5nm MOSFET을 제조하였다.[120]

2015년, IMEC와 케이던스는 5nm 테스트 칩을 제작했다.[121][122] 이 칩은 완전한 기능을 갖춘 장치는 아니었지만, 인터커넥트 레이어의 패터닝을 평가하기 위한 것이었다. 같은 해 인텔은 5nm 노드를 위한 측면 나노와이어(또는 게이트 올어라운드) FET 개념을 발표했다.[123]

2017년, IBMFinFET 디자인에서 벗어나 GAAFET(gate-all-around configuration)의 실리콘 나노시트를 사용한 5nm 실리콘 칩을 만들었다고 발표했다.[124] IBM의 칩은 50 mm2 면적에 mm2 당 6억 개의 트랜지스터를 집적하여 총 300억 개의 트랜지스터를 구현했다. (트랜지스터 당 1667nm2 또는 41nm 트랜지스터 간격).[125][126]

2. 3. 상용화

삼성전자는 2018년 4분기부터 고객에게 5LPE 공정 도구를 제공하기 시작했다.[127] 한편, TSMC는 2019년 4월에 N5 공정이 위험 생산(Risk Production)을 시작했으며, 전체 칩 설계 사양을 잠재 고객에게 제공한다고 발표했다. N5 공정은 N6 및 N7++ 공정보다 더 많은 레이어(최대 14개)에서 극자외선 리소그래피(EUVL)를 사용할 수 있다.[128]

삼성은 5 nm 공정에서 금속 및 비아 레이어에서 발생하는 확률적(랜덤) 결함을 자동화된 확인 및 수정을 통해 완화하기 시작했다.

2019년 10월, TSMC는 애플 A14 프로세서의 5 nm 샘플링을 시작한 것으로 알려졌다.[130] 2019년 12월, TSMC는 17.92 mm2 크기의 5 nm 테스트 칩에서 평균 약 80%, 웨이퍼 당 최대 90% 이상의 수율을 기록했다고 발표했다.[131] 2020년 중반, TSMC는 N5 공정이 7 nm N7 공정보다 1.8배의 밀도를 가지며, 15%의 속도 향상과 30%의 전력 소모 감소를 기록했다고 주장했다. 또한 개선된 하위 버전(N5P 또는 N4)은 N5보다 5% 더 빠른 속도 또는 10% 더 낮은 전력 소모를 보인다고 주장했다.[132]

2020년 10월 13일, 애플은 A14를 탑재한 아이폰 12 라인업을 발표했다. 화웨이는 Kirin 9000을 탑재한 메이트 40 라인업을 발표했으며, A14와 Kirin 9000은 TSMC의 5 nm 노드에서 최초로 상용화된 기기였다. 2020년 11월 10일, 애플은 애플 M1 칩을 탑재한 3개의 새로운 Mac 모델을 공개했다. Semianalysis에 따르면 A14 프로세서의 트랜지스터 밀도는 mm2당 1억 3,400만 개이다.[133]

2021년 10월, TSMC는 5 nm 공정 제품군의 새로운 제품인 N4P를 소개했다. N4P는 N5에 비해 11% 더 높은 성능(N4보다 6% 더 높음), 22% 더 높은 전력 효율, 6% 더 높은 트랜지스터 밀도, 더 적은 마스크 수를 갖는다. TSMC는 2022년 하반기까지 첫 번째 테이프아웃을 예상했다.[134]

2021년 12월, TSMC는 HPC(고성능 컴퓨팅) 애플리케이션용으로 설계된 5 nm 제품군의 새 제품 N4X를 발표했다. 이 공정은 최적화된 트랜지스터 설계 및 구조, 대상 금속층 및 고밀도 MiM 커패시터의 저항 및 커패시턴스 감소 등을 특징으로 한다. 이 공정은 1.2V에서 N5에 비해 최대 15% 더 높은 성능(또는 N4P에 비해 최대 4%)을 제공한다. TSMC는 N4X가 2023년 상반기까지 위험 생산에 들어갈 것으로 예상했다.[135][136][137]

2022년 6월, 인텔은 인텔 4 공정(이전 명칭 7 nm)에 대한 세부 정보를 발표했다. 인텔 4 공정은 인텔이 EUV를 사용하는 첫 번째 공정이며, 인텔 7(이전 명칭 10 nm ESF)보다 트랜지스터 밀도가 2배 더 높다. 또한, 인텔 4는 상호 연결의 가장 미세한 5개 레이어에 코발트 클래드 구리를 사용했고, 인텔 7 대비 동일 전력에서 21.5% 더 높은 성능 또는 동일 주파수에서 40% 더 낮은 전력을 제공한다. 인텔 4를 사용한 인텔의 첫 번째 제품은 메테오 레이크 프로세서이며, 2023년에 출시될 예정이다.[138]

2022년 9월 27일, AMD는 TSMC 5 nm 공정 및 젠 4 마이크로아키텍처를 기반으로 하는 Ryzen 7000 시리즈 중앙 처리 장치를 공식 출시했다.[141] AMD는 또한 TSMC 5 nm 공정을 사용하는 RDNA 3 기반 그래픽 처리 장치인 Radeon 7000 시리즈를 출시했다.[142]

5 nm 공정 비교
삼성전자(Samsung Electronics)TSMC
공정 이름5LPE5LPPN5N5PN4
트랜지스터 밀도 (MTr/mm2)126.9[41]138.2[42][43]
SRAM 비트 셀 크기 (μm2)0.0262[44]0.021[44]
트랜지스터 게이트 피치 (nm)5751
상호 연결 피치 (nm)3628[45]
출시 상태2020년 생산[18]2022년 생산2020년 생산[19]2021년 생산2022년 생산


2. 4. 극자외선 리소그래피 (EUVL)

극자외선 리소그래피(Extreme Ultraviolet Lithography, EUVL)는 5 nm 공정에서 핵심적인 역할을 하는 기술이다. EUVL 기술 도입으로 패터닝을 더욱 미세화하고 생산성을 향상시킬 수 있게 되었다.

2019년 4월, TSMC는 5 nm 공정(CLN5FF, N5)에서 최대 14개 레이어에 EUVL을 사용할 수 있다고 발표했다. 이는 N6 및 N7++ 공정에서 5개 또는 4개 레이어에만 EUVL을 사용할 수 있었던 것에 비해 크게 증가한 것이다.[128] 예상되는 28 nm 최소 금속 피치에 대하여, SALELE(Self-Aligned LELELE)은 제안된 최상의 패터닝 방법이다.[129]

삼성전자는 금속 및 비아 레이어에서 발생하는 확률적(랜덤) 결함을 줄이기 위해 자동화된 확인 및 수정을 통한 공정 결함 완화 기술을 5 nm 공정에 적용하기 시작했다.

2022년 6월, 인텔은 EUV를 사용하는 첫 번째 공정인 인텔 4 공정(이전의 7nm)에 대한 세부 정보를 발표했다. 인텔 4는 인텔 7 (이전의 10nm ESF)보다 트랜지스터 밀도가 2배 더 높으며, 상호 연결의 가장 미세한 5개 레이어에 코발트 클래드 구리를 사용했다.[138]

2. 5. 트랜지스터 구조

2003년, 와카바야시 히토시와 야마가미 시게하루가 이끄는 NEC의 일본 연구팀이 최초의 5 nm MOSFET을 제조하였다.[120]

2015년, 인텔은 5 nm 노드를 위한 측면 나노와이어(또는 게이트 올어라운드) FET 개념을 발표하였다.[123]

2017년, IBM은 일반적인 FinFET 설계에서 벗어나, 3개의 적층된 실리콘 나노시트를 사용하는 GAAFET (Gate-All-Around FET) 구조의 5 nm 실리콘 칩을 개발했다고 발표하였다. 이는 FinFET이 여러 개의 물리적 핀(Fin)을 나란히 배치하고 전체를 동일한 게이트로 덮어 전기적으로 단일 유닛으로 동작하는 것과 차이가 있다. IBM 칩은 50mm2 면적에 mm2 당 6억 개의 트랜지스터를 집적하여 총 300억 개의 트랜지스터를 구현하였다. (트랜지스터 당 1,667nm2 또는 41nm 간격).[125][126]

2. 6. 재료

5 nm 트랜지스터는 7 nm 트랜지스터와 함께 게이트 산화막을 통한 양자 터널링 효과 때문에 기존 반도체 공정으로는 관리하기가 점점 어려워졌다.[118]

2002년, IBM 연구팀은 6나노미터 실리콘 온 인슐레이터(SOI) MOSFET를 제조했다.[119] 2003년에는 NEC의 일본 연구팀이 최초의 5 nm MOSFET을 제조하였다.[120]

2015년, IMEC와 Cadence는 5 nm 테스트 칩을 제작했다. 이 칩은 인터커넥트 레이어의 패터닝 평가를 위한 것이었다.[121][122] 같은 해 인텔은 5 nm 노드를 위한 측면 나노와이어(또는 게이트 올어라운드) FET 개념을 설명했다.[123]

2017년, IBM은 실리콘 나노시트를 사용한 5 nm 실리콘 칩을 만들었다고 밝혔다. 이 칩은 FinFET 설계에서 벗어나 GAAFET 구조를 사용했다.[124] IBM의 5 nm 칩은 50mm2 면적에 mm2 당 6억 개의 트랜지스터를 집적하여 총 300억 개의 트랜지스터를 가졌다.[125][126]

2. 7. 기타 기술

삼성전자는 금속 및 비아 레이어에서 발생하는 확률적(랜덤) 결함으로 인해, 자동화된 확인 및 수정을 통한 공정 결함 완화 기술을 5 nm 공정에 적용하기 시작하였다.[129]

TSMC는 HPC 애플리케이션용으로 설계된 5 nm 제품군의 새 제품 N4X를 2021년 12월에 발표했다. 이 공정은 최적화된 트랜지스터 설계 및 구조, 대상 금속층 및 고밀도 MiM 커패시터의 저항 및 커패시턴스 감소 등을 특징으로 한다. N4X 공정은 1.2V에서 N5에 비해 최대 15% 더 높은 성능(또는 N4P에 비해 최대 4%)을 제공한다.[135][136][137]

3. 5nm 공정 현황 및 전망

삼성전자TSMC, 인텔 등 주요 반도체 제조사들은 5nm 공정 기술 개발에 தீவிர적으로 경쟁하고 있다.

TSMC는 2019년 4월 5nm 공정(CLN5FF, N5)의 위험 생산을 시작했으며, 최대 14개 레이어에서 EUVL을 사용한다.[128] 2020년 중반에는 7nm 공정보다 1.8배 높은 밀도, 15% 속도 향상, 30% 전력 감소를 달성했다고 발표했다.[132] 애플의 A14 칩, 하이실리콘 Kirin 9000, M1 칩 등이 TSMC의 5nm 공정으로 제조되었다. 이후에도 N4P, N4X 등 성능을 개선한 공정을 지속적으로 발표했다.

인텔은 2022년 6월 인텔 4 공정(이전 명칭 7nm)의 세부 정보를 공개했다. 인텔 4는 인텔 최초로 EUV를 적용한 공정으로, 인텔 7 대비 2배 높은 트랜지스터 집적도를 제공한다.[138] 메테오르레이크가 인텔 4 공정을 사용한 첫 제품이다.[138]

AMD는 TSMC의 5nm 공정을 활용하여 젠 4 기반 Ryzen 7000 시리즈 CPU와 RDNA 3 기반 Radeon 7000 시리즈 GPU를 출시했다.[141][142]

각 회사의 5nm 공정은 다음과 같이 요약될 수 있다.

5 nm 공정 비교
삼성전자[36][37][38][39][41]TSMC[36]
공정 이름5LPE5LPPN5N5P4N
트랜지스터 밀도 (MTr/mm2)126.9[41] 138.2[42][43] 
SRAM 비트 셀 크기 (μm2)0.0262[44]0.021[44] 
트랜지스터 게이트 피치 (nm)5751 
상호 연결 피치 (nm)36 28[45] 
출시 상태     


3. 1. 삼성전자

삼성전자는 2018년 4분기부터 5LPE 공정 도구를 고객에게 제공하기 시작했다.[18] 삼성전자는 5 nm 공정에서 금속 및 비아 레이어의 확률적 결함을 완화하기 위해 자동화된 확인 및 수정 기술을 적용했다.[21]

삼성전자의 5nm 공정 제품군은 5LPE, 5LPP 등으로 구성되어 있다. 5LPE 공정은 126.9 MTr/mm2의 트랜지스터 밀도와 0.0262 μm2의 SRAM 비트 셀 크기를 가진다.[41] 5LPP 공정은 2022년에 생산을 시작했다.[39]

5 nm 공정 기술은 대한민국 반도체 산업의 핵심 경쟁력 중 하나로 평가받는다. 더불어민주당은 삼성전자의 5 nm 기술 개발이 한국 경제 성장에 크게 기여했다고 평가하며, 지속적인 투자와 기술 혁신을 통해 글로벌 경쟁력을 강화해야 한다고 강조한다. 반면, 보수 진영에서는 기술 격차, 투자 부족 등을 지적하며 삼성전자의 5 nm 기술 경쟁력에 대한 비판적인 시각을 제시하기도 한다.

3. 2. TSMC

2019년 4월, TSMC는 자사의 5 nm 공정(CLN5FF, N5)이 위험 생산을 시작했으며, 잠재 고객에게 전체 칩 설계 사양을 제공한다고 발표했다. N5 공정은 N6 및 N7++에서 5개 또는 4개 레이어를 사용하는 것에 비해 최대 14개 레이어에서 EUVL을 사용할 수 있다.[128] 예상되는 28 nm 최소 금속 피치의 경우, SALELE이 제안된 최상의 패터닝 방법이다.[129]

2019년 10월, TSMC는 애플 A14 프로세서의 5 nm 샘플링을 시작한 것으로 알려졌다.[130] 2019년 12월, TSMC는 다이 크기가 17.92 mm2인 5 nm 테스트 칩에 대하여 평균 수율 약 80%, 웨이퍼 당 최대 수율 90% 이상을 기록했다고 발표했다.[131] 2020년 중반, TSMC는 N5 (5 nm) 공정이 7 nm N7 공정보다 1.8배의 밀도를 가지며, 15%의 속도 향상과 30%의 전력 소모 감소를 기록했다고 주장했다. 또한 개선된 하위 버전 (N5P 또는 N4)는 N5보다 +5% 속도 또는 -10% 전력을 개선한다고 주장했다.[132]

2020년 10월 13일, 애플은 A14를 사용하는 새로운 아이폰 12 라인업을 발표했다. 하이실리콘 Kirin 9000을 사용하는 화웨이 메이트 40 라인업과 함께 A14 및 Kirin 9000은 TSMC의 5 nm 노드에서 최초로 상용화된 기기였다. 2020년 11월 10일, 애플은 Apple M1을 사용하는 3개의 새로운 Mac 모델도 공개했다. Semianalysis에 따르면 A14 프로세서의 트랜지스터 밀도는 mm2 당 1억 3,400만 트랜지스터이다.[133]

2021년 10월, TSMC는 5 nm 공정 제품군의 새로운 제품 N4P를 소개했다. N4P는 N5에 비해 11% 더 높은 성능 (N4보다 6% 더 높음), 22% 더 높은 전력 효율, 6% 더 높은 트랜지스터 밀도, 더 적은 마스크 수를 갖는다. TSMC는 2022년 하반기까지 첫 번째 테이프아웃을 예상했다.[134]

2021년 12월, TSMC는 HPC 애플리케이션용으로 설계된 5 nm 제품군의 새 제품 N4X를 발표했다. 이 공정은 최적화된 트랜지스터 설계 및 구조, 대상 금속층 및 고밀도 MiM 커패시터의 저항 및 커패시턴스 감소 등을 특징으로 한다. 이 공정은 1.2V에서 N5에 비해 최대 15% 더 높은 성능(또는 N4P에 비해 최대 4%)을 제공한다. TSMC는 N4X가 2023년 상반기까지 위험 생산에 들어갈 것으로 예상했다.[135][136][137]

2022년 9월 27일, AMD는 TSMC 5 nm 공정 및 젠 4 마이크로아키텍처를 기반으로 하는 Ryzen 7000 시리즈 중앙 처리 장치를 공식 출시했다.[141] AMD는 또한 TSMC 5 nm 공정을 사용하는 RDNA 3 기반 그래픽 처리 장치인 Radeon 7000 시리즈를 출시했다.[142]

3. 3. 인텔

2022년 6월, 인텔은 인텔 4 공정(2021년에 명칭 변경 전 "7 nm"으로 알려짐)에 대한 몇 가지 세부 사항을 발표했다. 인텔 4 공정은 인텔이 EUV를 사용하는 첫 번째 공정이며, 인텔 7(명칭 변경 전 "10 nm" ESF(Enhanced Super Fin)로 알려짐) 대비 2배 더 높은 트랜지스터 집적도를 제공한다. 또한, 가장 미세한 5개의 상호 연결 레이어에 코발트 클래드 구리를 사용하였고, 인텔 7 대비 0.65V에서 등전력 시 21.5% 더 높은 성능, 또는 등주파수 시 40% 더 낮은 전력 소비를 특징으로 한다.[138]

인텔 4를 사용한 인텔의 첫 번째 제품은 메테오르레이크로, 2022년 2분기에 가동되고 2023년에 배송될 예정이다.[138] 인텔 4는 접촉 게이트 피치가 50 nm이고 핀과 최소 금속 피치가 모두 30 nm이며 라이브러리 높이가 240 nm이다. 금속-절연체-금속 정전용량은 Intel 7에 비해 약 2배인 376fF/μm²로 증가했다.[139] 이 공정은 HPC 애플리케이션에 최적화되어 있으며 <0.65V ~ >1.3V의 전압을 지원한다. WikiChip의 인텔 4에 대한 트랜지스터 밀도 추정치는 123.4Mtr./mm²이며 Intel 7의 경우 60.5Mtr./mm²에서 2.04배이다. 그러나 고밀도 SRAM 셀은 Intel 7에 비해 0.77배(0.0312에서 0.024μm²), 고성능 셀은 0.68배(0.0441에서 0.03μm²) 감소에 그쳤다.[140]

4. 5nm 이후

'''3 nm''' (3나노미터)는 5 nm 공정 이후의 다음 노드에 대한 일반적인 용어이다. 2023년 기준으로, TSMC는 일부 고객을 위해 칩 생산을 시작했으며, 삼성전자인텔은 2024년에 생산 계획을 가지고 있다.[47][60][61][62]

"3.5 nm"는 "5 nm" 다음 첫 번째 노드에 대한 이름으로도 사용되었다.[63]

2018년, IMEC와 케이던스는 3nm 테스트 칩을 테이프 아웃했다.[82] 삼성도 2021년에 3nm FET를 만들기 위해 전면 게이트 기술을 사용할 계획을 발표했다.[83]

무어의 법칙을 넘어선 스케일링으로 칩을 제조하는 데 유용하거나 중요하다고 여겨지는 유망 기술로는 광 와류 레이저[84], MOSFET-BJT 듀얼 모드 트랜지스터[85], 3차원 집적 회로[86], 마이크로유체 냉각[87], PCMOS[88], 진공 채널 트랜지스터[89], 테라헤르츠파[90], 극자외선 리소그래피[91], 탄소 나노튜브 전계 효과 트랜지스터[92], 실리콘 포토닉스[93], 그래핀[94], 포스포렌[95], 유기 반도체[96], 갈륨 비소[97], 인듐 갈륨 비소[98], 나노리소그래피[99], 재구성 가능한 카오스 이론에 기초한 마이크로칩[100]이 있다.

2006년, 한국과학기술원(KAIST)과 국립 나노팹센터 연구팀은 기존 finFET 기술을 기반으로 세계 최소 나노 전자 장치인 3nm 트랜지스터를 공동 개발했다.[101][102]

2012년, 충북대학교 팀은 2nm 트랜지스터를 제작했다.[107]

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